搜题

如搜索结果不匹配，请 联系老师 或 上传试题 获取答案
王老师:19139051760(拨打)
加入会员 登录账户 学历提升

第1题

执行QuartusⅡ的 命令，可以在底层设计时创建各模块元件的图形符号 A.Create Default Symbol B.Simulator C.Compiler D.Timing Analyzer 6.在IEEE预定义的标准逻辑位数据
点击查看答案

第2题

在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面_D_赋值语句是错误的 A.idata="00001111" B.idata=B"0000_1111" C.idata=X"AB" D.
点击查看答案

第3题

嵌套使用IF语句，其综合结果可实现 A.带优先级且条件相与的逻辑电路 B.条件相或的逻辑电路 C.三态控制电路 D.双向控制电路
点击查看答案

第4题

在下面对综合的描述中，___是错误的 A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件 B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C
点击查看答案
   负责人：王老师 19139051760(拨打)

   圆梦题库移动版 ICP证：豫ICP备11005330号-1