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第1题

一个项目的输入输出端口是定义在( )。
· 实体中
· 结构体中
· 任何位置
· 进程体
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第2题

在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,下面那个赋值语句是错误的( )。
· idata <= “00001111”;
· idata <= b”0000_1111”;<
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第3题

VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaratiomust have ‘;’,but found begiinstead. 其错误原因是( )。
·
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第4题

用VerilogHDL的assign语句建模的方法一般称为____方法。
·串行赋值
·连续赋值
·函数赋值
·并行赋值
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