VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaratiomust have ‘;’,but found begiinstead. 其错误原因是( )。
· 信号声明缺少分号。
· 错将设计文件存入了根目录,并将其设定成工程。
· 设计文件的文件名与实体名不一致。
· 程序中缺少关键词。