王老师:19139051760(拨打)复制微信 题目 更新时间:2023/4/3 10、在 Verilog 中定义了宏名`define sum a+b+c 下面宏名引用正确的是( ) A、out=’sum+d; B、out=sum+dC、out=`sum+d; D、都正确 答案 登录 注册 A 出自:学起plus弘成 >> 武汉科技大学会计学 武汉科技大学继续教育学院